`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////
// Company: Wuhan University 
// Engineer: Yu Zihao 
// 
// Create Date: 2021/08/1 18:26:53
// Design Name: 
// Module Name: DEC
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

module DEC #(
  parameter n=3,
  parameter m=8
)(
  input wire [n-1:0] a,
  output wire [m-1:0] b
);
  assign b = 1<<a;
endmodule
